武漢科技學(xué)院
2005年招收碩士學(xué)位研究生試卷
試卷代號 |
| 試卷名稱 | 邏輯設(shè)計(jì) |
考試時間 |
| 報(bào)考專業(yè) | 計(jì)算機(jī) |
1、試題內(nèi)容不得超過畫線范圍,試題必須打印,圖表清晰,標(biāo)注準(zhǔn)確。
2、試題之間不能留有答卷的間隔,所有答案一律寫在答題紙上,寫在試卷或草稿紙上無效。
題號 | 一 | 二 | 三 | 四 | 五 | 六 | 七 | 八 | 九 | 十 | 十一 | 得分 |
得分 |
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一、填空題(每題4分,共20分)
⑴ (1100100)2 = ( )8 ;
⑵ (001100000001)2 = ( )BCD ;
⑶ 函數(shù)
⑷ 一個5位地址、8位輸出的ROM,其存儲容量為( )bit ;
⑸ (-1101)2的補(bǔ)碼為( )2 。
二、用公式法證明
三、用卡諾圖化簡以下函數(shù)
四、根據(jù)如圖波形寫出其邏輯關(guān)系表達(dá)式Z=F(A,B,C),并化簡。(17分)
五、試用3-8譯碼器74138和少量的門電路實(shí)現(xiàn)邏輯函數(shù)
六、分析如圖時序電路的邏輯功能,寫出電路的驅(qū)動方程、狀態(tài)方程和輸出方程,并畫出電路的狀態(tài)圖和波形圖。(15分)
七、試用JK觸發(fā)器和門電路設(shè)計(jì)一個同步模七計(jì)數(shù)器,其狀態(tài)圖如圖所示。(20分)
八、試用PLA構(gòu)成全加器。(15分)
九、試用VHDL描述一個具有同步清零的8位同步計(jì)數(shù)器。(15分)
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