國防科技大學(xué)2000年計算機(jī)原理與系統(tǒng)結(jié)構(gòu)考研試題

來源：時間：2007-06-06 14:41:53

國防科技大學(xué)研究生院2000年碩士生入學(xué)考試
計算機(jī)原理與系統(tǒng)結(jié)構(gòu)試題
一．解釋下列名詞、術(shù)語的含義（每個2分，共20分）
1.計算機(jī)體系結(jié)構(gòu) 2.透明性 3. 指令集系統(tǒng)的規(guī)整性 4. 非線性流水線 5. 并行處理機(jī) 6. 指令周期 7. 尋址技術(shù) 8. 選擇通道 9. 通道程序 10. 自同步能力
二．填空（每空1分，共20分）
（第1——4小題必做，在第5——13小題中，或做第5——8小題，或做第9——13小題）
1．一般說來，按照CPU內(nèi)部操作數(shù)的存儲方式，可以將機(jī)器指令集結(jié)構(gòu)分為：( )（）和( )。
2．單機(jī)和多機(jī)并行性發(fā)展的技術(shù)途徑有（）、（）和（）。
3．存儲器層次結(jié)構(gòu)設(shè)計技術(shù)的基本依據(jù)是程序（）。
4．在計算機(jī)體系結(jié)構(gòu)設(shè)計中，軟硬件功能分配取決于（）。
5．從主存的角度來看，“Cache----主存”層次的目的是為了（）。
6．描述向量的數(shù)據(jù)的參數(shù)有：（　　　　�。ⅲā　　　　　。ⅲ� ）。
7．程序循環(huán)是用（　　�。﹣韺崿F(xiàn)的，而微程序循環(huán)是用（）來實現(xiàn)的。
8．可擦寫光盤是通過（）效應(yīng)實現(xiàn)寫入信息的，而讀書信息則是通過( )實現(xiàn)的。
9．DMA與CPU訪問沖突的處理方式有（　　　　�。�、( )、( )三種。
三、簡答以下問題（每個3分,共12分）
1．簡述CISC結(jié)構(gòu)計算機(jī)的缺點和RISC結(jié)構(gòu)計算機(jī)的設(shè)計原則。
2．全相聯(lián)和直接相聯(lián)相比，各有何優(yōu)缺點？
3．程序控制指令有什么功能？它主要包括哪些指令？
4．試述DMA傳送數(shù)據(jù)與通道傳送數(shù)據(jù)有何區(qū)別、？
四．計算題（每個5分，共20分）
（第1~3小題必做，在第4、第5小題中，或做第4小題，或做第5小題。）
1．假設(shè)在某串行處理機(jī)上運(yùn)行的一個程序，該程序的可并行化程序段執(zhí)行時間占整個程序執(zhí)行時間的80% �，F(xiàn)將該程序運(yùn)行在一臺并行處理機(jī)上，假設(shè)并行處理機(jī)對并行化程序段執(zhí)行的加速比為Sn ，且不改變其它非并行化程序段(串行程序段)的執(zhí)行時間，求該并行處理機(jī)對該程序的加速比，以及該加速比的峰值，從中可以得到什么啟示？
2．某計算機(jī)中使用32KB的Cache，分別用于存放指令和數(shù)據(jù)，其失效率分別為0.39%(指令Cache)和4.82%(數(shù)據(jù)Cache)。假設(shè)所有存儲訪問操作的75%為取指令操作，25%為訪問數(shù)據(jù)操作，Cache的命中時間(即訪問命中時所需要的時間)為1個時鐘周期。失效開銷為50個時鐘周期。試計算平均訪問時間。
3．

4.一組數(shù)組多路通道，每傳送8K字節(jié)選擇一次設(shè)備，選擇設(shè)備的時間為1ns，傳送一個字節(jié)的時間為125ns，其連接4臺硬盤，3臺磁光盤，它的數(shù)據(jù)傳輸率分別為4MB/ST 2MB/S。試求該通道的極限流量和實際最大的流量。
①該存儲器層次結(jié)構(gòu)的平均訪問時間；
(2) 和直接對主存進(jìn)行訪問相比，該存儲器層次結(jié)構(gòu)訪問時間加速比是多少？加速比的最大值是多少？
五、綜合題（統(tǒng)考生做1、2、3、4，單考生做1、2、3、4或5、6、7、8，每小題7分，共28分）
1．在500MHz的DLX流水線上運(yùn)行如下代碼序列：
loop:
LW F1,0(R2)
ADDF F1,F1,#1
SW F1,0(R2)
ADDI R2,R2,#4
SUB R4,R3,R2
BNZ R4,loop
其中，R3的初值 R2 396。假設(shè)在整個代碼序列的運(yùn)行過程中所有的存儲器訪問都是命中的，并且在一個時鐘周期中對同一個寄存器的讀操作和寫操作可以通過寄存器文件“定向”，假設(shè)該DLX流水線有正常的定向路徑和一個單周期延遲分支，以最大程度加速上述指令序列的執(zhí)行為目標(biāo)，請對該循環(huán)中的指令進(jìn)行調(diào)度(你可以重新組織指令的順序，也可以修改指令的操作數(shù)，但是注意不要增加指令的條數(shù))。請畫出該指令序列的執(zhí)行的流水線時空圖，并計算執(zhí)行上述簡單循環(huán)所需的時鐘周期數(shù)。其MIPS和MFLOPS各是多少？
2．為了解決計算機(jī)系統(tǒng)中的I/O和Cache一致性問題，現(xiàn)將輸入輸出總線和Cache相聯(lián)，直接將磁盤頁面讀入Cache。假設(shè)：
( 1 )每個頁面為16KB,Cache塊為64B
( 2 )I/O操作所對應(yīng)的新頁的地址不在Cache中且CPU不會訪問新頁中的任何數(shù)據(jù)。I/O系統(tǒng)緩沖器能夠存儲一個64B的塊。CPU不會訪問新頁中的任何數(shù)據(jù)。
( 3 )Cache中95%的被替換塊將會被再次讀取，并引發(fā)一次Cache失效;訪問或失效在所有Cache塊中均勻分布，Cache使用寫回策略。平均50%的塊被修改過。沒有I/O操作時每1百萬個時鐘周期中有15000次失效。
( 4 )失效開銷指令是30個時鐘周期。如果替換塊被修改過，則再加上30個時鐘周期用于將被修改過的塊寫回主存。
　假設(shè)計算機(jī)平均每一百萬個時鐘周期處理一頁磁盤頁面。請分析I/O操作對CPU性能的影響有多大。
3．某微程序控制器，微指令采用斷定型微地址結(jié)構(gòu)，其中非測試地址HF為7位，測試地址TF為1位，測試條件或測試源有7個。試給出微指令結(jié)構(gòu)，并畫出形成測試地址的原理框圖。
4．外圍電路采用TTL電路，使用64K X 4位的DRAM存儲芯片，構(gòu)成1M X 64位的主存儲器。試回答：
需要多少存儲芯片？
存儲芯片地址引腳個數(shù)是多少？
存儲器地址碼位數(shù)是多少？作為片選譯碼的地址碼位數(shù)是多少？
假設(shè)一個TTL門電路可以驅(qū)動8個端，計算存儲器需要多少個TTL門電路驅(qū)動？
5．試畫出N＝8的3級立方體網(wǎng)絡(luò)（8個輸入端，8個輸出端）若要同時實現(xiàn)0 2, 3 5的連接，是否可以采用級控制方式。為什么？應(yīng)如何設(shè)置控制信號？
6．給定下面的動態(tài)多功能流水線：

其中：
1為乘法流水線，2為加法流水線。假設(shè)輸入和輸出的緩沖寄存器足夠大，而且輸出

（1）畫出此情況下的時空圖
（2）計算其實際吞吐率、效率和加速比。
7．在有級屏蔽的多級中斷系統(tǒng)中，系統(tǒng)軟件對屏蔽碼賦值，可靈活改變中斷處理次序。假設(shè)級屏蔽位是“0”表示開放中斷，是“1”表示屏蔽中斷，現(xiàn)有三級中斷，其優(yōu)先處理次序為：132。試將滿足要求的屏蔽碼填入下面三級中斷屏蔽碼表中。
______________________________________
| | 中斷屏蔽位 |
|中斷級別 |-------------------------|
|__________|__一級____二級____三級___|
|__目態(tài)____|_________________________|
|__第一級__|_________________________|
|__第二級__|_________________________|
|__第三級__|_________________________|
8．何謂程序中斷傳送？簡述程序中斷控制輸入設(shè)備傳送的過程？

結(jié)束

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